Intel、次世代の HPC 向け GPU となる Rialto Bridge を公開

Intel は ISC 2022 における基調講演にて、現世代の HPC、データセンタ向け GPU Ponte Vecchio の次世代となる Rialto Bridge の存在を公開した。

• Accelerated Innovations for Sustainable, Open HPC
• Intel Editorial: Accelerated Innovations for Sustainable, Open HPC :: Intel Corporation (INTC)

Rialto Bridge

Rialto Bridge の特徴として、最大 X^e-Core 160基 (Ponte Vecchio 2-Stack は最大 128基) を搭載し、演算性能、メモリ帯域、I/O帯域、電力効率の向上を実現するとしている。また許容 TDP の引き上げにより、面積あたりの性能も向上する。

今回公開された Rialto Bridge の CG画像では、Ponte Vechhio の Compute Tile 8基と Rambo (Random Access Memory, Bandwidth, Optimized) Tile 4基にあたる部分が、4基の Tile に置き換えられている。

Ponte Vecchio では、実行ユニット (EU, Vector Engine, XMX)、Load/Store ユニット、命令キャッシュ、L1データキャッシュ/Shared Local Memory をまとめた X^e-Core を、Compute Tile あたり 4基搭載している。
そして 1個の Hardware Context を保持する X^e-Slice を X^e-Core 8基 (Compute Tile 2基) で構成する。
Intel Architecture Day 2021 個人的まとめ　―― 用語が整理された Xe GPU | Coelacanth’s Dream Rialto Bridge で Compute Tile を Ponte Vecchio の 8基から 4基にしたのは、X^e-Core の増量と密度向上の他に、Tile 構成をシンプルにし、Base Tile に搭載された Fabric への帯域を削減する目的があるのではないかと思われる。

Rialto Bridge は 2023年にサンプリング品の出荷を目標としている。

Falcon Shores

x86 CPU と X^e GPU を一つのソケットに統合する Falcon Shores の存在は 2022/02/17 の Intel’s 2022 Investor Meeting で既に発表されていたが、ソケットあたり 4基の x86/X^e Tile で構成され、それぞれの数を柔軟に変更可能なアーキテクチャであることが今回発表された。¹
x86/X^e Tile どちらかのみの構成も可能と思われ、CG画像からは 4x x86/X^e、2x x86 + 2x X^e の構成が確認できる。

Falcon Shores は現世代の x86 CPU プラットフォームと比較して 5倍以上の電力効率、面積あたりの演算性能、メモリ容量と帯域の向上を実現するとし、2024年を目標としている。