AMD、コアあたりの性能を高めたEPYC 7Fx2シリーズを発表

AMDは2020/04/14付けで、ベースクロックを上げ、L3cacheを多くあてることでコアあたりの性能を高めた EPYC 7Fx2シリーズを発表した。

New 2nd Gen AMD EPYC™ Processors Redefine Performance for Database, Commercial HPC and Hyperconverged Workloads | Advanced Micro Devices

EPYC 7Fx2シリーズ

追加されたSKUは、8-Core EPYC 7F32 、16-Core EPYC 7F52 、24-Core EPYC 7F72
全体的に、コア数を抑え、L3cacheは多くした(=CCDチップレットが多い)仕様。それまでの同コア数のSKUは、8-Coreで 2-CCD、16-Coreで2-CCDか4-CCD、24-Coreで4-CCDが基本だった。
それが今回追加されたSKUではL3cacheから考えるに最低でも、8-Core EPYC 7F32 は4-CCD、24-Core EPYC 7F72 は6-CCD、
そして EPYC 7F52 は中でも豪勢な仕様であり、 EPYC Rome パッケージが搭載可能な8-CCDすべてを、それぞれ2-Coreずつ有効することで 16-Coreとしている。
CCD内は2-CCX構成であるため、CCXが対称という中で最低までコアを無効化したSKUとなった。

EPYC 7F32 EPYC 7F52 EPYC 7F72
Core/Thread 8/16 16/32 24/48
Total L3cache 128MB 256MB 192MB
Base Clock 3.7 GHz 3.5 GHz 3.2 GHz
Boost Clock 3.9 GHZ 3.9 GHZ 3.7 GHz
TDP 180W 240W 240W
CCD 4? 8 6?

データベース /商用HPC /高密度な仮想マシンに最適なパフォーマンス

チップレットアーキテクチャにおけるメモリ帯域

前にも少し書いたが、AMDの Matisse (Ryzen)Castle Peak (Threadripper)Rome (EPYC) のチップレットアーキテクチャでは、CCDチップレットの数で実質的なメモリ帯域が決まる。1

インターフェイスとしては8chあり、その分のメインメモリ容量を搭載することは可能だが、I/Oダイ(sIOD)内部にてDataFabricとメモリコントローラが 32-Byte/Cycle、メモリコントローラとDRANチャネルが16-B/Cで接続されているのに対し、2
CPUダイ(CCD)とsIOD間の接続が、Write: 16-B/C、Read: 32-B/C となっているため3、メモリ帯域はCCDの数が反映される。
それにより、EPYC 7232P 4EPYC 7252 5EPYC 7272 6EPYC 7282 7 といった2-CCDのSKUは、4チャネル 2667MHz DIMMに最適化しているとされ、ソケットあたりのメモリ帯域が 85.3 GB/sになっている。

これは消費電力を減らすための工夫とのこと。8

AMDは今回発表したモデルを、データベース、商用HPC、高密度な仮想マシン(ハイパーコンバージドインフラストラクチャー)9で最適なパフォーマンスを発揮するプロセッサとしており、
コア数に対してCCDを多く使用しているのは、それらの用途においてメモリ性能を最適化するため、というのが理由の1つだろう。

それ以外にもL3cacheが多いことでコアあたりの性能が高くなり、クロックの向上でその作用をさらに強め、SKUの差別化を図れる、というのはチップレットアーキテクチャがまさに柔軟であることを示すのではないかと思う。

Update:
 2020/07/20 11:51 JST