Raja Koduri氏が Xe-HPC のチップ構成とパッケージを公開

Intel の現チーフアーキテクトである Raja Koduri 氏が自身の Twitterアカウントにて、X^e-HPC が電源投入が可能な段階にあることを、X^e-HPC のパッケージ画像と一緒にツイートした。
公開されたパッケージにはヒートスプレッダが無く、チップ構成も分かるものとなっている。

Xe HPC ready for power on!
7 advanced silicon technologies in a single package
Silicon engineers dream
Thing of beauty @intel pic.twitter.com/RF8Prsy05f

   — Raja Koduri (@Rajaontheedge) January 26, 2021

X^e-HPC のチップ構成

X^e-HPC は Base Tile 、 Compute Tile 、 Rambo Cache Tile 、 X^e Link I/O Tile 、それと HBM2メモリで構成され、それらは 3Dパッケージング技術 Foveros、Foverosパッケージを複数組み合わせる Co-EMIB によってパッケージングされる。
より詳細な構成を言えば、Base Tile 、 Compute Tile 、 Rambo Cache Tile を Foveros技術で積層、それに HBM2メモリ、 X^e Link I/O Tile が EMIB で接続される。
そして、それらをもう 1セット Co-EMIB で互いを接続したものが、コードネーム Ponte Vecchio 1パッケージとなる。
また、各チップ (Tile) はそれぞれ別のプロセスで製造され、
Base Tile は Intel 10nm SuperFin、 Compute Tile は Intel の次世代プロセス 恐らくは 7nm と外部ファウンダリ、Rambo Cache Tile は Intel 10nm Enhanced SuperFin、 X^e Link I/O Tile は外部ファウンダリのプロセスのみを採用している。
Intel 7nmプロセスは 2023年頃に製品が出てくる予定にあるため、画像の Compute Tile/Xe HPC は外部ファウンダリで製造されたものである可能性が高い。
また、X^e MF については、恐らく Base Tile に含まれているものと思われる。

Raja氏が公開した画像から、各チップの配置を推測したものが以下。
一見 HBM2メモリの大きさが合ってないように思えるが、これは画像が真上ではなくそこから少し右から撮影されたからで、縦幅は一致した。

X^e-HPC と HBM2メモリに間にあるチップを Rambo Cache と判断したのは、Intel は以前 XeMF (Xe Memory Fabric) と Rambo Cache がセットであるように発表しており、それでいて Rambo Cache は Intel 10nm eSF で製造され、別チップとなる。そして、XeMF は 8x X^e-HPC用ともう片方のタイルとの接続用とで計 6基確認でき、Rambo Cache の数と一致するため。
配置については過去に発表された時の CG 等を元に推測したが、それがどこまで実物に忠実かは定かでない。
Rambo Cache の容量等も明かされていないが、帯域については、GPU内のキャッシュ (SRAM) と HBM2メモリのようなインパッケージメモリとの間に位置し、2つのギャップを埋める程であることが発表されている。¹

X^e-HPC の規模もまた不明だが、アーキテクチャの特徴として HPC、機械学習に最適化されており、X^e-LPアーキテクチャには搭載されていない FP64ユニットと Matrix Extension (XMX) が X^e-HPC では搭載されている。
マルチメディアエンジンの有無についてもこれまでに触れられていないが、AMD MI100 が機械学習時のオブジェクト検出等を想定してエンジンを搭載していたことを考えると、X^e-HPC でも最低限搭載している可能性はある。

エクサスケールスパコン Aurora は、ノードを Sapphire Rapids CPU 2基、Ponte Vecchio GPU 6基で構成し、今年 2021年に納入予定にある。
Sapphire Rapids のパッケージ等はまだ公開されていないが、Linux Kernel へのパッチにログの一部があり、そちらも既に Intelラボ内部では動作していると思われる。²